在電子設備中， 電源的（de）穩（wěn）定（dìng）性很重要（yào），電源（yuán）對紋波噪聲的抑製能力也同樣（yàng）重要。用來描述對電源紋波噪聲的抑製能力，通常用電源抑製比(Power Supply Rejection Ratio)來表征，它是衡量電源供應的穩定性和對幹擾的抑製能力的重要參數（shù）。是經常在電子放大器（特別是運（yùn）算放大器 ）或穩壓器等規格書出現的參數。
電源抑製比（Power Supply Rejection Ratio）簡稱PSRR，它以電源（yuán）輸入紋波和輸出紋波的對數比來計算，單位為分貝（dB），其計（jì）算公式（shì）為：
PSRR測試應用
PSRR在電源管理芯片（PMIC）中應用廣泛，覆蓋包（bāo）括（kuò）電源穩壓器、放大器等器件或電路的性能評估。尤其在當今典（diǎn）型的係（xì）統為處理器（如GPUs, SoCs, FPGAs）、高速串行接口（如SerDes，PCIe，USB）、高速並行數據（如DDR、LPDDR、GDDR）以及多路電（diàn）源同時工作的需要穩定電源供應（yīng）且對（duì）電源幹擾抑製力較高的低壓供電場景中，電源軌（guǐ）上的紋波（bō）噪聲來自於電源（yuán）的開關噪聲和諧波、數字信號串擾、時（shí）鍾耦合等諸多因素，係統對信號很敏感，如果（guǒ）電源對紋波噪聲的（de）抑製能力不夠，會直接導致信號抖（dǒu）動、產生誤碼、影響係統穩定性並導致係統效率降低。
如下圖為一款用於人工智能（AI）的存儲（chǔ）器LPDDR，其（qí）工作電壓已低至0.5V，預留給電（diàn）源的紋波噪聲裕量越來越（yuè）小。
鑒於其低電壓的電源需求及高吞吐量的特性，要保障其持（chí）續運行在高算力的AI應用場景下，高穩定且對紋（wén）波噪聲高抑製（zhì）能力的電源供應是必要的保障，如果電源紋波噪聲抑製能力不夠，係統會存在（zài）如下風險：
● a）紋波噪聲抑製力差直接影響電源的（de）優化，降低係統的能效； ● b) 電源微小的紋波噪聲可能導致芯片數據失真或（huò）芯片算法（fǎ）錯誤，影響芯片算法的可（kě）靠性和準確性； ● c)在處理（lǐ）射頻信號以實現（xiàn）通信或（huò）感知功能的應用中，影響通信質量並可能導致感知錯誤等問題 因此，對該場景（jǐng）下的（de）電源紋波噪（zào）聲抑製能力就變得愈發重要。
